Реалізація прискорених алгоритмів цілочисельного ділення на плис

Автор(и)

  • В. Н. Опанасенко Институт кибернетики им. В.М. Глушкова НАН Украины
  • А. Н. Лисовый Институт кибернетики им. В.М. Глушкова НАН Украины
  • Е. В. Сорока Институт кибернетики им. В.М. Глушкова НАН Украины

DOI:

https://doi.org/10.18372/2073-4751.1.9261

Анотація

Запропоновано структурні реалізації модулів ділення в елементному базисі ПЛІС типу FPGA, виконані шляхом поведінкового опису алгоритмів мовою VHDL. Pеалізована перевірка функціонування модулів ділення методом моделювання в системі ModelSim Xilinx Edition - мхе III за допомогою перевірочного стенду

Біографія автора

В. Н. Опанасенко, Институт кибернетики им. В.М. Глушкова НАН Украины

д-р. техн. наук

Посилання

Семенец В.В., Хаханова И.В., Xaханов В.И. Проектирование цифровых систем с использованием языка VHDL. - Харьков: ХНУРЕ, 2003. - 492 с.

Карцев М.А. Арифметика цифровых машин. - М: Наука, 1969. - 576 с.

VHDL'93. ШЕЕ Standard VHDL Language Reference Manual // IEEE Std 1076-1993.

Опанасенко B.H., Сахарин В.Г., Лисовый A.H. Проектирование модулей с плавающей точкой на ПЛИС с использованием языка VHDL. — К: Математические машины и системы. - №3 . 2005. - 195 с.

##submission.downloads##

Номер

Розділ

Статті