Аналіз методів збільшення пропускної здатності wormhole мереж-на-кристалі
DOI:
https://doi.org/10.18372/2073-4751.3.7176Анотація
Виконано порівняльний аналіз переваг існуючих МнК над іншими способами організації зв’язку в ІМС за критеріями масштабованості, тактової частоти і пропускної здатності. Проведено аналіз розвитку досліджень в галузі МнК. Проведено аналіз структурно-апаратурних рішень, що використовуються в існуючих МнК та зроблено висновки про їх відмінності від класичних комп’ютерних мереж. Виконано класифікацію та порівняльний аналіз методів підвищення пропускної здатності wormhole МнКПосилання
Intel Xeon Processor E7 Family – 10 core processor Електронний ресурс]. – Режим доступу: http://ark.intel.com/products/family/59139.
AMD Opteron™ 6200 Series Platform – 16 core processor [Електронний ресурс].– Режим доступу: http://www.amd.com/us/products/server /processors/6000-series-platform/pages/6000-series-platform.aspx.
Howard J. A 48-core IA-32 processor in 45 nm CMOS using on-die message passing and DVFS for performance and power scaling / J. Howard, S. Dighe, S.R. Vangal, G. Ruhl, N. Borkar, S. Jain, V. Erraguntla // IEEE Journal of Solid-State Circuits. – 2011. – Vol. 46, № 1. – P. 173-183.
Wentzlaff D. On-chip interconnection architecture of the tile processor / D. Wentzlaff, P. Griffin, H. Hoffmann, L. Bao, B. Adwards, C. Ramey, M. Mattina, C. Miao, J. Brown, A. Agarwal // IEEE Micro. – 2007. – Vol. 27, № 5.– P. 15-31.
Hoskote Y. A 5-GHz mesh interconnect for a teraflops processor / Y. Hoskote, S. Vangal, A. Singh // IEEE Micro. – 2007. – Vol. 27, № 5. – P. 51-61.
Truong D.N. A 167-processor computational platform in 65 nm CMOS / D.N. Truong, W.H. Cheng, T. Mohsenin, Z. Yu, A.T. Jacobson, G. Landge, M.J. Meeuwsen, C. Watnik, A.T. Tran, B.M. Baas // IEEE Journal of Solid-State Circuits. – 2009. – Vol. 44, № 4. – P. 1130-1144.
International technology roadmap for semiconductors. System drivers [Електронний ресурс] // The international technology roadmap for semiconductors, 2011. – Режим доступу: http://www.itrs.net/Links/2011ITRS/2011Chapters/2011SysDrivers.pdf.
Lee H.G. On-chip communication architecture exploration: A quantitative evaluation of point-to-point, bus and network-on-chip approaches / H.G. Lee, U.Y. Ogras, R. Marculescu // ACM Transactions on Design Automation of Electronic Systems. – 2007. – Vol. 12, № 3.– P. 1-20.
Angiolini F. A layout-aware analysis of networks-on-chip and traditional interconnects for mpsocs / F. Angiolini, P. Meloni, L. Benini // IEEE Transactions on Computer Aided Design of Integrated Circuits and Systems. – 2007. – Vol. 26, № 3. – P. 421-434.
Dally W. Route packets, not wires: on-chip interconnection networks / W. Dally, B. Towles // Proceedings of the 38th annual Design Automation Conference, June 2001. – Las Vegas, USA, 2001. – P. 684-689.
Benini L. Networks on chips: A new SoC paradigm / L. Benini, G. De Micheli // IEEE Computer. – 2002. – Vol. 35, № 1. – P.70-78.
Dally W.J. Virtual Channel Flow Control / W.J. Dally // IEEE Transactions on Parallel and Distributed Systems. – 1992. – Vol. 3, № 2. – P. 194-205.
Park S. Approaching the theoretical limits of a mesh NoC with a 16-node chip prototype in 45 nm SOI / S. Park, T. Krishna, C. Owen Chen, B. Daya, A. Chandrakasan, L. Peh // Proс. of 49th annual Design Automation Conference (DAC). – New York, USA, 2012. – P. 398-405.
Taylor M.B. The RAW microprocessor: a computational fabric for software circuits and general-purpose programs / M.B. Taylor, J. Kim, J. Miller, D. Wentzlaff, F. Ghodrat, B. Greenwald, A. Agarwal // IEEE Micro. – 2002. – Vol. 22, № 2. – P. 25-35.
Kavaldjiev N.K. A Survey of Efficient On-Chip Communications for SoC / N.K. Kavaldjiev, G.J.M. Smit // In: 4th PROGRESS Symposium on Embedded Systems.– Nieuwegein, The Netherlands, 2003.– P. 129-140.
Bjerregaard T. A survey of research and practices of network-on-chip / T. Bjerregaard, S. Mahadevan // ACM Compuing Surveys. – 2006. – Vol. 38, № 1. – P. 1-51.
Atienza D. Network-On-Chip Design and Synthesis Outlook / D. Atienza, F. Angiolini, L. Benini // Integration The VLSI journal. – 2008. – Vol. 41, № 3. – P. 340-359.
Salmien E. Survey of network-on-chip pro-posals [Електронний ресурс] / E. Salmien, A. Kulmala, T.D. Hamalainen // OCP-IP, 2008. – Режим доступу: http://www.ocpip.org/uploads /documents/OCP-IP_Survey_of_NoC_Proposals_ White_Paper_April_2008.pdf.
Agarwal A. Survey of network on chip (noc) architectures & contributions / A. Agarwal, C. Iskander, R. Shankar // Journal of Engineering, Computing and Architecture. – 2009. – Vol. 3, № 1. – P. 21-27.
Marculescu R. The Chip Is the Network: Toward a Science of Network-on-Chip Design / R. Marculescu, P. Bogdan // Foundations and Trends in Electronic Design Automation. – 2009. – Vol. 2, № 4. – P. 371-461.
Marculescu R. Outstanding Research Problems in NoC Design: System, Microarchitecture, and Circuit Perspectives / R. Marculescu, U. Ogras // IEEE Transactions on Computer Aided Design of Integrated Circuits and Systems. – 2009. – Vol. 28, № 1. – P. 3-21.
Netmaker NoC library source code [Електронний ресурс]. – Режим доступу: http://www-dyn.cl.cam.ac.uk /~rdm34/wiki.
Dally W.J. Principles and Practices of Interconnection Networks / W.J. Dally, B.P. Towles. – San Francisco: Morgan Kaufmann Publishers, 2004. – 550 p.
Ehliar A. An FPGA based open source network-on-chip architecture / A. Ehliar, D. Liu // Proceedings of Fields Programable Logic and Applications International Conference. – Amsterdam, Netherlands, 2007. – P. 800-803.
Fu Z. The design and implementation of arbiters for networks-on-chip / Z. Fu, X. Ling // in Proceedings of 2nd International Conference on Industrial and Automation Systems. – Dalian, China, 2010. – P. 292-295.
Peh L.S. A delay model and speculative architecture for pipelined routers / L.S. Peh, W.J. Dally // International Symposium on High-Performance Computer Architecture. – Nuevo Leone, Mexico, 2001. – P. 255-266.
Seo D. Near-optimal worstcase throughput routing for twodimensional mesh networks / D. Seo, A. Ali, W.T. Lim, N. Rafique, M. Thottethodi // in Proceedings of 32nd Annual International Symposium on Computer Architecture. – Madison, Wiscon-sin, USA, 2005. – P. 432-443.
Sayed M.E. A power efficient, oblivious, path-diverse, minimal routing for mesh-based networks-on-chip / M. Sayed, S.A. Salem, M.H. Awadalla, A.M.Mostafa // International Journal of Computer Science Issues. – 2012. – Vol. 9, № 2. – P. 339-347.
Dally W.J. Performance analysis of k-ary n-cube interconnection networks / W.J. Dally // IEEE Transactions on Computers. – 1990. – Vol. 39, № 6. – P. 775-785.
Mirza-Aghatabar M. An empirical investigation of mesh and torus NoC topologies under different routing algorithms and traffic models / M. Mirza-Aghatabar, S. Koohi, S. Hessabi, M. Pedram // in Proceedings of 10th Euromicro Conference on Digital System Design Architectures, Methods and Tools. – Lubeck, Germany, 2007. – P. 19-26.
Romanov O. A comparative analysis of the efficiency of regular and pseudo-optimal topologies of networks-on-chip based on Netmaker / O. Romanov, O. Lysenko // in Proc. of Mediterranean Conference on Embedded Computing MECO-2012. – Bar, Montenegro, 2012. – P. 13-16.
Duato J. A new theory of deadlock-free adaptive routing in wormhole networks / J. Duato // Transactions on parallel and distributed systems. – 1993. – Vol. 4, № 12. – P. 1320-1331.
Chiu G.M. The odd-even turn model for adaptive routing / G.M. Chiu // Transactions on parallel and distributed systems. – 2000. – Vol. 11, № 7. – P. 729-738.
Hu J. DyAD – smart routing for networks-on-chip / J. Hu, R. Marculescu // in Proceedings of 41st Design Automation Conference.–San Diego, USA, 2004. – P. 260-263.
Palesi M. A methodology for design of application-specific deadlock-free routing algorithms for NoC systems / M. Palesi, L. Holsmark, S. Kumar // in Proceedings of Hardware/Software Codesign and System Synthesis 4th International Conference. – Seoul, Korea, 2006. – P. 142-147.
Daneshtalab M. NoC hot spot minimization using AntNet dynamic routing algorithm / M. Daneshtalab, A. Sobhani, A. Afzali-Kusha, O. Fatemi, Z. Navabi // in Proceedings of International Conference on Application-specific Systems, Architectures and Processors.– Steamboat Springs, Colorado, USA, 2006. – P. 33-38.
Ладыженский Ю.В. Муравьиная маршрутизация в сетях на кристаллах / Ю.В. Ладыженский, В.А. Мирецкая // Материалы 2-й международной научно-технической конференции "Моделирование и компьютерная графика – 2007". – Донецк, 2007. – С. 182-186.
Mello A. Virtual channels in networks on chip: implementation and evaluation on Hermes NoC / A. Mello, N.L. Tedesco, Calazans, F. Moraes // in Proceedings of 18th Symposium of Integrated Circuits and Systems Design. – New York, USA, 2005. – P. 178-183.
Janarthanan A. Networks-on-chip based high performance communication architectures for FPGAs: Ph.D. dissertation: 07.11.2008 / Arun Janarthanan. – Cincinnati, Ohio, 2008. – 143 р.
Rijpkema E. Trade-offs in the design of a router with both guaranteed and best-effort services for networks on chip / E. Rijpkema, K. Goossens, A. Radulescu, J. Dielissen, P. Wielage // in Proceedings of DATE conference. – Munich, Germany, 2003. – P. 350-355.
Короткий Е.В. Влияние виртуальных каналов на транспортную задержку сети на кристалле / Е.В. Короткий, А.Н. Лысенко // Проблеми інформатизації та управління. – 2011. – № 2. – С. 69-73.
Mullins R. Low-latency virtual-channel routers for on-chip networks / R. Mullins, A. West, S. Moore // in Proceedings of 31th International Symposium on Computer Architecture. – Munich, Germany, 2004. – P. 188-197.
Mullins R. The design and implementation of low-latency on-chip network / R. Mullins, A. West, S. Moore // in Proceedings of 11th Asia and South Pacific Design Automation Conference. – Yokohama, Japan, 2006. – P. 164-169.
Kavaldjiev N. A virtual channel router for on-chip networks / N. Kavaldjiev, G.J. Smit, P.G. Jansen // Proceedings of IEEE International SoC Conference. – Santa Clara, USA, 2004. – P. 289-293.
Korotkyi I. Hardware implementation of link aggregation in networks-on-chip / I. Korotkyi, O. Lysenko // in Proceedings of World Congress on Information and Communication Technologies WICT-2011. – Mumbai, India, 2011. – P. 1112-1117.
Kumar A. Express virtual channels: towards the ideal interconnection fabric / A. Kumar, L.S. Peh, P. Kundu, N.K. Jha // in Proceedings of the 34th Annual International Symposium on Computer Architecture. – New York, NY, USA, 2007. – P. 150-161.
Krishna T. NoC with near-ideal express virtual channels using global-line communication / T. Krishna, A. Kumar, P. Chiang, M. Erez, L.S. Peh // in Proceedings of the 16th IEEE Symposium on High Performance Interconnects. – Stanford, CA, USA, 2008. – P. 11-20.
Krishna T. Express virtual channels with capacitively driven global links / T. Krishna, A. Kumar, P. Chiang, M. Erez, L.S. Peh, J. Postman // IEEE Micro. – 2009. – Vol. 29, № 4. – P. 48-61.
##submission.downloads##
Опубліковано
Номер
Розділ
Ліцензія
Автори, які публікуються у цьому журналі, погоджуються з наступними умовами:- Автори залишають за собою право на авторство своєї роботи та передають журналу право першої публікації цієї роботи на умовах ліцензії Creative Commons Attribution License, котра дозволяє іншим особам вільно розповсюджувати опубліковану роботу з обов'язковим посиланням на авторів оригінальної роботи та першу публікацію роботи у цьому журналі.
- Автори мають право укладати самостійні додаткові угоди щодо неексклюзивного розповсюдження роботи у тому вигляді, в якому вона була опублікована цим журналом (наприклад, розміщувати роботу в електронному сховищі установи або публікувати у складі монографії), за умови збереження посилання на першу публікацію роботи у цьому журналі.
- Політика журналу дозволяє і заохочує розміщення авторами в мережі Інтернет (наприклад, у сховищах установ або на особистих веб-сайтах) рукопису роботи, як до подання цього рукопису до редакції, так і під час його редакційного опрацювання, оскільки це сприяє виникненню продуктивної наукової дискусії та позитивно позначається на оперативності та динаміці цитування опублікованої роботи (див. The Effect of Open Access).