Параметри стабільності комірки регістрового файлу із пріорітетом низького енергоспоживання

Автор(и)

DOI:

https://doi.org/10.18372/1990-5548.77.17963

Ключові слова:

комірка пам’яті, компілятор пам’яті, батерфляй крива, регістровий файл, споживання енергії, статичний запас завадостійкості

Анотація

Дослідження присвячено методу визначення розмірів транзисторів 8-транзисторної комірки регістрового файлу статичної пам’яті (або оперативно запам’ятовуючого пристрою) для створення двопортових регістрових файлів і двопортової статичної оперативної пам’яті із зниженою напругою живлення для зменшення споживаної потужності. Цей метод можна застосовувати і для 6-транзисторних комірок однопортових статичних оперативно запам’ятовуючих пристроїв. Метод засновано на аналізі так званих батерфляй кривих [1,2,7-9] (butterfly сurves) і пошуку таких величин розмірів транзисторів та їх розкиду порогових напруг, за яких, для заданої критичної мінімальної напруги живлення, досягається умова (для батерфляй кривих) існування одного перетину та одного дотику її кривих. Проведено порівняння отриманих зразків пам’яті у кремнії та її критичної напруги з результатами моделювання схеми в режимі запису та читання залежно від напруги живлення. Експериментальні зразки пам’яті успішно пройшли тестування за напруги 0.7–1.8 В.

Біографія автора

Олександр Миколайович Груданов , Національний авіаційний університет, Київ

Аспірант

Кафедра електроніки, робототехніки, моніторингу та технологій Інтернету речей

Посилання

E. Seevinck, F. J. List, and J. Lohstroh, “Static-Noise Margin Analysis of MOS SRAM Cells,” IEEE Journal of Solid-State Circuits, vol. SC-22, no. 5, October,1987. https://doi.org/10.1109/JSSC.1987.1052809

Azeez J. Bhavnagarwala, Xinghai Tang, Member, and James D. Meindl, “The Impact of Intrinsic Device Fluctuations on CMOS SRAM Cell Stability,” IEEE Journal of Solid-State Circuits, vol. 36, no. 4, pp. 658–665, April 2001. https://doi.org/10.1109/4.913744

M. Pelgrom, A. Duinmaijer, and A. Welbers, “Matching properties of MOS transistors,” IEEE J. Solid State Circuits, vol. 24, no. 5, pp. 1433–1439, Oct. 1989. https://doi.org/10.1109/JSSC.1989.572629

A. Maxim and M. Gheorghe, “A novel physically based model of deep-submicron CMOS transistors mismatch for Monte-Carlo SPICE simulation,” Proc. 2001 IEEE International Symposium on Circuits and Systems, vol. 5, 2001, pp. 511–514.

Adrian Maxim, "Physically-Based Matching Model for Deep-Submicron MOS transistor," http://www.essderc2002.deis.unibo.it/data/pdf/Maxim.pdf.

M. Grudanov, O. Dudnyk, M. Rubanets, and O. Grudanov, "SRAM Memory Generator," Electronics and communication, Problems of electronics, part 1. pp. 21–25, 2008.

Debasis Mukherjee, Hemanta Kr. Mondal and B. V. R. Reddy, ”Static Noise Margin Analysis of SRAM Cell for High Speed Application,” IJCSI International Journal of Computer Science Issues, vol. 7, issue 5, September 2010.

Benton H. Calhoun, and Anantha P. Chandrakasan, “Static Noise Margin Variation for Sub-threshold SRAM 65nm CMOS,” IEEE Journal of Solid-State Circuits, vol. 41, no. 7, July 2006. https://doi.org/10.1109/JSSC.2006.873215

Shilpi Birla, R. K. Singh, and Manisha Pattnaik, “Static Noise Margin Analysis of Various SRAM Topologies,” International Journal of Engineering and Technology, vol. 3, no. 3, pp. 304–309, 2011. https://doi.org/10.7763/IJET.2011.V3.242

Govind Prasad, “Design of Low Power and High Stable Proposed SRAM cell Structure”, International Journal of VLSI and Embedded Systems-IJVES ISSN: 2249 – 6556, 2013.

##submission.downloads##

Опубліковано

2023-09-27

Номер

Розділ

АВТОМАТИЗАЦІЯ ТА КОМП’ЮТЕРНО-ІНТЕГРОВАНІ ТЕХНОЛОГІЇ